同步电路的约束

绝大多数数字芯片是同步的：所有操作由一个全局时钟信号协调，寄存器在时钟边沿更新状态。

约束：时钟周期必须足够长，让信号在一个周期内通过最长的逻辑路径（关键路径）并稳定下来。

这意味着：

  • 全局速度由最慢的那条路径决定；
  • 大部分路径其实很快，但必须等待；
  • 时钟频率必须保证最坏情况（高温、低压、工艺偏差）下也能正确工作，因此留有余量。

其它代价：

  • 时钟网络的功耗很大（时钟信号要送到芯片上每一个触发器，翻转频繁）；
  • 时钟偏斜（Clock Skew）问题——时钟信号到达不同位置的时间不同，设计时要仔细平衡；
  • 随着芯片变大，时钟分布网络越来越复杂。

异步电路的思路

不用全局时钟。

各模块通过握手协议协调：

  • 发送方发出数据和"数据有效"信号；
  • 接收方收到后返回"确认"信号；
  • 发送方收到确认后，撤销数据。

这叫"请求—应答"握手。

模块之间各自按照自己的节奏工作，完成一步再通知下一步。

潜在优势

一、平均性能而非最差性能。

同步电路必须按最慢路径设定时钟；异步电路按实际完成情况推进。如果某次运算的数据让逻辑路径变短（如加法进位链短），就能更快完成。

二、功耗。

没有全局时钟网络（省掉这部分功耗），且空闲模块不翻转。

三、模块化。

异步模块之间通过握手接口连接，不需要全局时序收敛——这对大型系统的集成很有吸引力。

四、对工艺和环境的适应性。

异步电路对电压、温度变化天然更鲁棒（因为它基于"完成检测"而非固定时序）。

为什么没有成为主流

一、设计方法学不成熟。

同步设计有成熟的 EDA 工具链、标准流程和丰富的经验积累。异步设计的工具支持薄弱得多。

二、验证困难。

异步电路可能出现竞争条件（Race Condition）和亚稳态——信号到达顺序不确定可能导致错误。这类问题难以穷尽验证。

三、面积开销。

握手协议需要额外的控制信号和电路，增加了面积。

四、缺乏生态。

现有的 IP 核、标准单元库、设计流程都围绕同步设计建立。

现实中的"折中"

完全异步的芯片很少见，但局部异步的设计广泛存在：

全局异步、局部同步（GALS）：芯片内部各模块用自己的时钟，模块之间用异步接口通信。

这在大型 SoC 中很常见——不同模块有不同的性能需求和时钟域，用异步接口连接可以简化时钟设计。

时钟域交叉（CDC）：在同步设计中，跨时钟域的信号传递也需要特殊处理（如两级同步器、异步 FIFO），本质上也是异步问题。

一个前景

随着芯片规模增大、工艺变异加剧，全局时钟同步的代价越来越高。

异步设计（或 GALS）在特定场景（如超低功耗、近阈值计算）中重新获得了研究关注，但仍未挑战同步设计的主流地位。

说明：本文为数字电路设计的公开知识整理。